前言

背景： 本文總結中信證券對華為新提出的半導體發展指導原則「韜（τ）定律」的分析。該定律於 ISCAS 2026 發表，將半導體的進展從傳統的裝置尺寸縮減重新定義為一種時間尺度的觀點。本文旨在說明核心理念、概述多層面的技術含義，並評估可能的產業與投資機會與風險。

意義： 隨著摩爾定律的幾何縮放受到成本、功耗與設備可得性（尤其是高階 EUV）的制約，韜定律提出在電晶體、電路、晶片與系統各層縮短系統時間常數（τ）。這為在不完全依賴進一步光刻節點縮減的情況下，獲得性能與效率提升提供了替代途徑。

摘要要點

主要結論： 華為的 韜定律 強調 降低時間常數 而非進一步的幾何縮放。透過結合 3D 整合、先進封裝、混合鍵合、穿矽通孔（TSV）與光互連，該方法在電晶體、電路、晶片與系統四個堆疊層面瞄準延遲與能耗的改善，能夠推動即時產品性能（行動 SoC、AI 系統）進步，並在封裝、鍵合與晶圓代工等領域創造產業需求。

主體

長期以來，半導體產業以幾何縮放——使電晶體變小——作為進展的簡稱。數十年來，摩爾定律捕捉了這一敘事：更高密度的電晶體帶來更好的性能與更低的每功能成本。然而，自 2000 年代中期，尤其是在 7 nm 範圍以後，單純的幾何縮減帶來的收益已減弱。功耗縮放放緩、單個電晶體的成本趨平或上升，且取得最先進光刻工具（如 EUV）成為許多供應商的戰略制約。為此，華為在 ISCAS 2026 提出一種替代的指導原則：韜定律，將單一聚焦於幾何縮放改為以系統為導向，致力於在多層次結構中縮短有效時間常數 τ。

韜定律的核心主張是，縮小裝置尺寸的真正目的是縮短信號在裝置與互連間的傳輸時間——換句話說，是縮短時間常數。如果製造障礙阻礙了持續的幾何縮放，可以通過直接在電晶體、電路、晶片與系統層面攻克 τ 來實現等同或更好的提升。這不是單一的技術巧法，而是一種方法論與思維模式的轉變：優化拓撲、利用垂直化並跨層協同設計以降低延遲與每次操作的能耗。

在電晶體層面，措施著重於降低固有切換延遲。這涉及材料與裝置創新，例如透過應變工程提升載子遷移率、使用高介電常數/金屬閘極，以及像閘極全包覆（GAA）等先進裝置架構。GAA 的成熟尤其重要，因為它影響蝕刻與沉積的製程需求，推動特定製造設備與製程優化的需求。對於無法取得最先進光刻的國家與公司，關注此類電晶體創新提供了一條獲得實質改善的路徑。

在電路層面，信號路徑上的傳播延遲——RC 時間常數——成為主要目標。改進來自於低電阻導體與低介電常數材料，但更具變革性的槓桿是透過垂直整合縮短線長。華為提出的「Logic Folding」概念體現了這一點：對邏輯進行分區，並將互補的電路元件置於三維接近的位置，以大幅縮短互連長度。使能技術包括超細間距混合鍵合與穿矽通孔（TSV）。通過將長平面網路壓縮為堆疊的短垂直連接，設計者可以在不改變底層光刻節點的情況下降低延遲與通訊上的能耗。

在晶片（die）層面，韜定律強調降低計算到記憶存取的延遲。架構選擇、流水線深度、記憶階層與片上互連設計都影響有效 τ。3D 疊層技術——例如通過微凸點或混合鍵合流程將邏輯 die 與 HBM 等記憶結合——可以壓縮計算與記憶之間的通訊距離，帶來顯著的吞吐量與每次操作能耗改善。這些技術也會為先進封裝流程、熱管理解決方案與堆疊 die 的新驗證方法創造需求。

在系統層面，韜定律針對端到端的訊息延遲與同步性。此處的改進來自於重新設計的互連拓撲、協定創新，以及光互連或近封裝互連。華為提出的系統元件包括統一的匯流排拓撲和近封裝光引擎（例如 Hi-ONE），以縮短長距離通訊延遲並擴展互連密度。當跨堆疊結合時，這些系統層面的改變可以在有效系統性能上產生乘法效應的改善。

華為據稱已在行動與 AI 領域驗證該方法的部分面向。對於行動 SoC，使用混合鍵合與 TSV 在現有製程節點上實施 Logic Folding，可帶來顯著更高的等效電晶體密度——該公司預測即將於 2026 年秋季推出的行動 SoC 可實現約 55% 的等效密度提升與約 41% 的能效改善。實務上，華為透過選擇最小化佈線長度的三維閘極佈局，並透過器件、電路與版圖的協同設計來減少硬性延遲。隨著時間推移，Logic Folding 可擴展到每個封裝更多層，增加每封裝的活性 die 數量，從而成倍提升前端晶圓的需求。

在 AI 系統中，韜定律的應用包括多 die 拓撲與近封裝光子技術以收縮晶片間延遲。華為的「super-node」與 Unified Bus 概念以及近封裝光引擎為具體實施範例，體現了韜定律。如果這些封裝與互連創新按預期進展，華為預測到 2035 年相比 2026 年可能出現顯著的密度提升——在該時段內硬體整合密度可能實現超過 100× 的成長。

從產業角度看，韜定律契合中國技術版圖的數個優勢：在 3D 整合與先進封裝能力上的成長、在晶片設計與設計製造協同優化上的能力提升、以及日益興起的光通信技術。如果國內供應商能擴大先進封裝與混合鍵合的製造規模，中國可通過拓撲與整合創新在系統級提升性能，部分迴避短期節點劣勢。

然而，若干風險可能限制韜定律的實現。宏觀經濟放緩或下游需求疲弱會抑制投資與採用。地緣政治緊張與貿易限制可能阻礙關鍵設備或材料的取得。技術上對先進混合鍵合、TSV 縮放、多層堆疊的熱管理以及近封裝光子技術的成熟度仍存在不確定性。市場動態——包括晶片供應商之間的競爭與 AI 商業化的延遲——也會影響路徑。材料成本上漲與匯率波動則增加進一步的商業風險。

從策略與投資的觀點，韜定律意味著未來五年的一系列機會領域：首先，超細間距混合鍵合與 TSV 製程是 Logic Folding 與 3D 方法的基礎，因此相關製程供應商與服務提供者具有戰略性；其次，多層邏輯堆疊將增加晶圓需求，使國內晶圓廠成為重要受惠者；第三，混合鍵合與先進封裝產線的擴張將推動鍵合、電鍍、清洗、CMP、蝕刻與薄膜沉積等設備需求；第四，基於微凸點與標準間距混合鍵合的近封裝光子與 3D 堆疊解決方案將提升先進封裝公司的需求。

總結來說，華為的韜定律將產業敘事從單純的幾何縮放轉向一種綜合的時間尺度方法，通過在電晶體、電路、晶片與系統層面攻克延遲與能耗。如果成功實施並被廣泛採用，它能為半導體能力開啟另一條加速路徑並創造顯著的產業與投資機會——但同時面臨非凡的技術、經濟與地緣政治風險。

關鍵洞察表